01 — DEFINE
產品與架構
把市場需求變成規格、功耗與效能目標，決定 SoC 的功能邊界。
A chip designer's project day · Beta 01
把一顆晶片
設計出來。
規格不是終點，是一連串選擇的起點。走進大型 fabless SoC 團隊的一個虛構專案日，看看架構、RTL、驗證、實體設計如何接力，把想法推向 tape-out。
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PROJECT / M-24TAPE-OUT WINDOW · 23:59
SPEC / define the problemRTL / describe the logicDV / challenge every cornerPD / make it fit & meet timingTAPE-OUT / freeze the design
01 / From idea to silicon
設計流程，是一場接力。
每個階段都交付可檢查的成果；越早發現假設錯了，修正成本越低。實際流程會依產品、團隊和製程調整。
02 — DESCRIBE
RTL 設計
用 Verilog/SystemVerilog 描述邏輯，整合 IP、處理時脈與重置。
03 — PROVE
設計驗證
建立 testbench 與 assertions，讓模擬和 formal 找出角落錯誤。
04 — IMPLEMENT
實體設計與簽核
把邏輯轉成版圖；檢查時序、功耗、面積與製程規則。
05 — RELEASE
DFT、量產與回片
加入測試結構、交付製造資料，再用 silicon bring-up 驗證真晶片。
02 / A project day
今天，離 tape-out 還有 15 小時。
選一個職務，再處理四個常見的工程取捨。決定會影響時程、品質與風險；這是情境體驗，不是標準答案。
PROJECT M-24 / CHIP REV C● SIMULATION READY
09:00
Kickoff / 需求與風險同步
09:0015:0021:0023:59
DECISION 01 / SPEC
客戶又加了一個低功耗模式。
規格凍結前，系統團隊提出新的待機狀態。驗證矩陣還沒涵蓋它，RTL 也已經開始整合。
決策 1 / 4 · 你的專案日尚未開始
03 / Who builds a chip?
不是一個人，包辦整顆晶片。
這些職稱在不同公司可能有不同分工；一個小團隊會兼任多項工作，大型 SoC 則會再細分。
PRODUCT / SYSTEM
產品與系統架構
定義使用情境、功能規格和系統分工，回答「為什麼要做、要做到什麼」。
PRD · SPEC · POWER BUDGET
DIGITAL DESIGN
RTL 設計工程師
把微架構實作成可綜合的邏輯，與驗證、整合和實體設計密切合作。
SYSTEMVERILOG · LINT · CDC
DESIGN VERIFICATION
設計驗證工程師
設計測試情境與檢查機制，找出功能錯誤、邊界條件和規格歧義。
UVM · ASSERTION · COVERAGE
PHYSICAL DESIGN
實體設計工程師
完成 floorplan、placement、clock tree 與 routing，讓電路在實體上可實現。
STA · PPA · CONGESTION
TEST / RELIABILITY
DFT 與產品工程
規劃可測試性與量產測試，回片後分析良率、測試結果和產品可靠度。
SCAN · ATPG · YIELD
CUSTOMER / APPLICATION
應用與客戶工程
把晶片能力接到客戶系統，重現問題、協調跨組除錯並回饋產品需求。
BOARD · DRIVER · DEBUG
04 / Reality check
工程很真實，故事是虛構的。
這個體驗以大型 fabless SoC 設計團隊為背景，介紹 IC 設計常見角色與流程。MediaTek（MTK）只作為產業類型的參考；人物、專案、數字、事件、決策與組織情境皆為虛構，不代表聯發科技或任何公司的內部制度、職場經驗、產品或規範。
- 專案並非每天都在 tape-out 前夕；趕工強度會依里程碑和團隊而變。
- 設計、驗證、實體實作和產品工程通常反覆迭代，不是一次走完的直線。
- 不同產品線可能有類比／RF、韌體、軟體、封裝、品質等更多協作角色。
- 這是職涯探索和教育體驗，不是求職建議或公司真實工作紀錄。
「時序過了，不代表規格對了。驗證跑完，也不代表角落都被想到。」PROJECT NOTE / FICTIONAL TEAM